近日，中國科大微電子學(xué)院胡詣?wù)芘c林福江課題組設計的一款基于全新電荷舵采樣（Charge-SteeringSampling, CSS）技術(shù)的極低抖動(dòng)毫米波全數字鎖相環(huán)（CSS-ADPLL）芯片入選2023 Symposium on VLSI Technology and Circuits（以下簡(jiǎn)稱(chēng)VLSI Symposium）。VLSI Symposium是超大規模集成電路芯片設計和工藝器件領(lǐng)域最著(zhù)名的國際會(huì )議之一，也是展現IC技術(shù)最新成果的櫥窗，今年VLSI Symposium于6月11日至16日在日本京都舉行。該論文第一作者為我校微電子學(xué)院博士生陶韋臣，胡詣?wù)芙淌跒橥ㄓ嵶髡摺?/p>
? 極低抖動(dòng)毫米波頻率綜合器芯片是實(shí)現5G/6G毫米波通信的關(guān)鍵核心模塊，為毫米波通信提供精準的載波信號。此研究提出的電荷舵采樣技術(shù)，將電荷舵采樣和逐次逼近寄存器型模數轉換器（SAR-ADC）進(jìn)行了巧妙的結合，構建了一種高鑒相增益，高線(xiàn)性度且具有多bit數字輸出的數字鑒相器。CSS-ADPLL的結構十分緊湊（如圖1所示），由電荷舵鑒相器（CSS-PD）、SAR-ADC、數字濾波器和數控振蕩器組成，具有優(yōu)異相位噪聲性能，較快的鎖定速度并消耗極低的功耗。
圖1.論文提出的電荷舵采樣全數字鎖相環(huán)（CSS-ADPLL）架構
測試結果表明，該芯片實(shí)現了75.9fs的時(shí)鐘抖動(dòng)與–50.13dBc的參考雜散，并取得了-252.4dB的FoM值，為20GHz以上數字鎖相環(huán)的最佳水平，芯片核心面積僅為0.044mm2。該研究成果以“An 18.8-to-23.3 GHz ADPLL Based on Charge-Steering-Sampling Technique Achieving 75.9 fs RMS Jitter and -252 dB FoM”為題由博士生陶韋辰在大會(huì )作報告。
圖2.CSS-ADPLL相位噪聲與參考雜散測試結果
圖3.第一作者陶韋臣博士在大會(huì )作報告
圖4.部分論文作者合照：胡詣?wù)芙淌冢ㄓ乙唬┡cStaszewski教授（右三）
該研究工作得到了科技部國家重點(diǎn)研發(fā)計劃資助，也得到了中國科大微電子學(xué)院、中國科大信息科學(xué)技術(shù)學(xué)院支持。
大會(huì )官網(wǎng)：https://www.vlsisymposium.org
（微電子學(xué)院、科研部）
